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基于ＦＰＧＡ的超聲信號(hào)采集系統(tǒng)
發(fā)布時(shí)間：2017-09-01
1引言
傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)往往采用單片機(jī)或數(shù)字信號(hào)處理器作為控制器、控制模/數(shù)轉(zhuǎn)換器、存儲(chǔ)器和其他外圍電路，但時(shí)鐘頻率較低，各種功能靠軟件的運(yùn)行來實(shí)現(xiàn)，效率較低，難以滿足數(shù)據(jù)采集系統(tǒng)實(shí)時(shí)性和同步性的要求。然而基于DSP的數(shù)據(jù)采集系統(tǒng)，雖然處理速度快，但成本較高，過于頻繁的中斷會(huì)使CPU 的效率降低，響應(yīng)速度變差。采用FPGA為核心設(shè)計(jì)的采集系統(tǒng)，時(shí)鐘頻率高，內(nèi)部時(shí)延小，簡(jiǎn)化外圍電路、降低設(shè)計(jì)風(fēng)險(xiǎn)、縮短開發(fā)周期，大大提高了系統(tǒng)的性能，將廣泛用于高速數(shù)據(jù)采集系統(tǒng)中[1]。本文充分利用FPGA這方面優(yōu)勢(shì)，提出一種基于FPGA的高速超聲信號(hào)采集系統(tǒng)，對(duì)來自超聲傳感器的高頻信號(hào)進(jìn)行放大、A/D轉(zhuǎn)換和高速緩存等處理。
2基于FPGA采集系統(tǒng)的設(shè)計(jì)
數(shù)據(jù)采集系統(tǒng)中的控制邏輯單元采用ALTERA公司的EP1C3T144芯片，內(nèi)部的A/D采樣控制器控制A/DC芯片采集超聲檢測(cè)模擬信號(hào)，將A/D轉(zhuǎn)換好的8位數(shù)據(jù)送到FPGA 內(nèi)部定制好的RAM 存儲(chǔ)器中存儲(chǔ)。ADC芯片采用美國(guó)德州儀器(TI)公司的TLC5510，轉(zhuǎn)換速率最高可達(dá)到50MSPS，換電壓量程為0.6V～2.6V。緩存選用單端口RAM 存儲(chǔ)器，在" MegaWizardPlug-InManager" 內(nèi)部定制，RAM 的數(shù)據(jù)寬度和ADC的輸出數(shù)據(jù)寬度要一致，當(dāng)RAM 存儲(chǔ)器中完成一個(gè)至數(shù)個(gè)周期的被測(cè)信號(hào)采樣后，在地址發(fā)生器的地址掃描下，將存于RAM 中的數(shù)據(jù)通過DAC的輸出端進(jìn)入示波器，完成對(duì)FPGA工作狀態(tài)的實(shí)時(shí)觀測(cè)和調(diào)試，從而可以準(zhǔn)確地驗(yàn)證整個(gè)傳輸過程中數(shù)據(jù)的正確性和時(shí)序性是否滿足設(shè)計(jì)需求。試驗(yàn)系統(tǒng)中模塊所需的時(shí)鐘由全局時(shí)鐘CLK直接提供，使能信號(hào)由配置的試驗(yàn)箱上的按鍵Key1控制。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。
2.1ADC控制模塊設(shè)計(jì)
圖2為TLC5510芯片內(nèi)部功能圖，CLK(時(shí)鐘信號(hào))、OE(輸出使能信號(hào))為TLC5510芯片控制信號(hào)，與ADC采樣控制器的鏈接見圖2所示。ADC采樣控制器接收到FPGA 系統(tǒng)信號(hào)采集使能信號(hào)后，啟動(dòng)TLC5510采集原始數(shù)據(jù)，超聲模擬信號(hào)從ANALOGIN 引腳單端輸入，在轉(zhuǎn)換時(shí)鐘CLK 控制下轉(zhuǎn)換為8位數(shù)字信號(hào)，當(dāng)輸出使能信號(hào)OE低電平有效時(shí)，轉(zhuǎn)換后的數(shù)字信號(hào)D1～D8并行輸出。本文接PIN_16引腳時(shí)，通過跳冒來選擇20MHz有源晶振，并打開電源開關(guān)為Ａ／Ｄ芯片提供電源。
圖3為TLC5510的采樣時(shí)序圖，TLC5510是以流水線的工作方式進(jìn)行工作。當(dāng)?shù)谝粋€(gè)時(shí)鐘周期下降沿到來時(shí)，模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個(gè)時(shí)鐘周期的上升沿的最后確定高位數(shù)據(jù);同時(shí)，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。低比較塊在第三個(gè)時(shí)鐘周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個(gè)時(shí)鐘周期的上升沿進(jìn)行組合。這樣，采樣轉(zhuǎn)換結(jié)果的輸出卻在2.5個(gè)CLK周期后送到內(nèi)部數(shù)據(jù)總線上。此時(shí)如果輸出使能OE有效，轉(zhuǎn)換后的8位數(shù)據(jù)就被存儲(chǔ)到RAM 緩沖器中。
根據(jù)采樣時(shí)序，用狀態(tài)機(jī)來描述采樣控制過程。圖4所示為TLC5510采樣控制狀態(tài)圖，在狀態(tài)st0，給A/D一個(gè)采樣時(shí)鐘ADck的上升沿，同時(shí)鎖存A/D的輸出;在狀態(tài)st1。給出采樣控制模塊數(shù)據(jù)輸出鎖存信號(hào)。A/D采樣控制器的輸出共有4個(gè)信號(hào)：ADck提供采樣時(shí)鐘;ADoe為TLC5510的輸出使能，一直有效;data為采樣數(shù)據(jù)輸出;dclk用來同步data的輸出，作為下一級(jí)的data鎖存信號(hào)。
2.2RAM 控制模塊設(shè)計(jì)
存儲(chǔ)器是數(shù)據(jù)采集系統(tǒng)的重要組成部分，負(fù)責(zé)將采集后輸出的數(shù)字信號(hào)進(jìn)行存儲(chǔ)，以等待下一步操作。QuartusⅡ中含有大量功能強(qiáng)大的LPM 模塊，本文選用FPGA片內(nèi)的LPM-RAM 宏模塊來實(shí)現(xiàn)這種存儲(chǔ)器，輸入和輸出可以支持不同的時(shí)鐘或者同一個(gè)時(shí)鐘來完成A/D轉(zhuǎn)換輸出的數(shù)字信號(hào)的緩存和輸出。RAM 控制模塊的連接見圖1所示。
在QuartusⅡ7.2的" MegaWizardPlug-InManager" 設(shè)計(jì)與定制界面里定制的LPM-RAM模塊，主要是參數(shù)的設(shè)置，如器件的選擇、數(shù)據(jù)數(shù)量等。本文選擇Cyclone器件，RAM 的數(shù)據(jù)線寬度8，地址線寬度10，數(shù)據(jù)數(shù)量1024，有一個(gè)地址鎖存時(shí)鐘和一個(gè)寫使能控制線。在存儲(chǔ)容量和采樣速率一定的情況下，定制的RAM 存儲(chǔ)器可檢測(cè)的工件厚度最大為30cm(以鋼件作為參考件)，滿足一般的管材、棒材和板材檢測(cè)。與外掛的SDRAM 相比，內(nèi)嵌的RAM 集成在FPGA內(nèi)部，在邏輯設(shè)計(jì)上更簡(jiǎn)單明了，更容易控制和分析，便于進(jìn)行精確的仿真和調(diào)試，充分利用FPGA的資源。
3試驗(yàn)結(jié)果
實(shí)驗(yàn)采用GW48試驗(yàn)箱，選用電路結(jié)構(gòu)圖NO.5，在QuartusⅡ7.2 開發(fā)平臺(tái)上建立工程，用VHDL語言編輯數(shù)據(jù)采集和存儲(chǔ)程序，分配管腳，編譯成功后通過JTAG 下載線下載到試驗(yàn)箱上。使能信號(hào)由試驗(yàn)箱上的KEY1控制，在KEY1高電平時(shí)，每一個(gè)CLK 時(shí)鐘信號(hào)的上升沿完成加一計(jì)數(shù)，指向下一個(gè)RAM 單元，ADC5510 采樣進(jìn)入RAM，并將采樣的數(shù)據(jù)存入這個(gè)RAM 單元，完成高速數(shù)據(jù)的緩存。低電平禁止寫入，允許掃描輸出給5651，接示波器上顯示出來，以觀察存入到rom1中的數(shù)據(jù)信息是否與超聲信號(hào)相似，評(píng)價(jià)該采樣系統(tǒng)的性能。由于用到的D/A 芯片是超高速、10位分辨率的THS5651，所以將其低兩位賦0。
圖5為采樣前輸入超聲信號(hào)波形和采樣后的超聲信號(hào)波形圖。通過對(duì)比采樣前后的超聲波形可以發(fā)現(xiàn)，輸入超聲信號(hào)能看到很多次底波，而采樣后的信號(hào)只能看到二次底波和正的幅值。這是因?yàn)槌曅盘?hào)里含有很多噪聲信號(hào)，采樣過程中底波信號(hào)的電壓比較小時(shí)會(huì)被噪聲信號(hào)覆蓋，而且示波器本身也有很多噪聲信號(hào)，當(dāng)輸入的超聲信號(hào)的電壓很小時(shí)，也會(huì)把超聲信號(hào)覆蓋，且由A/D模塊的輸入電壓范圍決定系統(tǒng)只能采集0.6V～2.6V 之間的超聲信號(hào)波形。但該數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn)了超聲信號(hào)的高速采樣和緩存過程，將超聲信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)處理，可以提高對(duì)缺陷定位、定量的精度。
4結(jié)束語
基于FPGA 的超聲信號(hào)采集系統(tǒng)實(shí)現(xiàn)了超聲信號(hào)的超高速采集和存儲(chǔ)，但還需要做好噪聲信號(hào)處理方面的問題，如對(duì)信號(hào)進(jìn)行濾波處理，防止超聲信號(hào)被覆蓋等。若存儲(chǔ)數(shù)據(jù)量很大時(shí)，因FPGA內(nèi)部存儲(chǔ)資源有限，還需要擴(kuò)展外部的存儲(chǔ)資源，應(yīng)注意時(shí)序的控制使傳輸速度之間協(xié)調(diào)。
摘自：中國(guó)計(jì)量測(cè)控網(wǎng)
